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Inhaltsangabe
Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.
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Reseña del editor
Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
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Formal Semantics And Proof Techniques For Optimizing Vhdl Models (Hb)
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
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Formal Semantics And Proof Techniques For Optimizing Vhdl Models (Hb)
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
Verlag:
Springer US, Springer New York Nov 1998, 1998
ISBN 10: 0792383753
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Buch. Zustand: Neu. Neuware -Formal Semantics and Proof Techniques for Optimizing VHDL Models presents a formal model of VHDL that clearly specifies both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL. The dynamic semantics is presented as a description of what the simulation of VHDL means. In particular it specifies what values the signals of a VHDL description will take if the description were to be executed. An advantage of the approach is that the semantic model can be used to validate different simulation algorithms. The book also presents an embedding of the dynamic semantics in a proof checker which is then used to prove equivalences of classes of VHDL descriptions.Formal Semantics and Proof Techniques for Optimizing VHDL Models is written for hardware designers who are interested in the formal semantics of VHDL.Springer Verlag GmbH, Tiergartenstr. 17, 69121 Heidelberg 184 pp. Englisch. Bestandsnummer des Verkäufers 9780792383758
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Formal Semantics and Proof Techniques for Optimizing VHDL Models
Print-on-DemandAnbieter: BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Deutschland
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Buch. Zustand: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL. 184 pp. Englisch. Bestandsnummer des Verkäufers 9780792383758
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