IMPLEMENTATION OF HIGH PERFORMANCE 32-BIT RISC CORE ARCHITECTURE: DE - Softcover

Arrabotu, Chandra Shaker; Rajani, M.; Ravi Chandan, D.

 
9786206183303: IMPLEMENTATION OF HIGH PERFORMANCE 32-BIT RISC CORE ARCHITECTURE: DE
Softcover
ISBN 10: 6206183300 ISBN 13: 9786206183303
Verlag: LAP LAMBERT Academic Publishing, 2023

Inhaltsangabe

This book is about designing a RISC processor using pipelined architecture. 5-stage pipelining is used to improve the speed of the operation. The 5 stages are Fetch, Decode, Execute, Memory and Write Back. The design process includes various low power techniques at architectural level which proves that this methods is more efficient than Back-end low power reduction techniques. Low power embedded processors are used in a wide variety of applications including cars, phones, digital cameras, printers, and other such devices. The reason for their wide use is that they are small therefore, they do not take up much die area and are cost effective to fabricate. Low power consumption helps to reduce the heat dissipation, lengthen battery life and increase device reliability.

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Über die Autorin bzw. den Autor

Chandra Shaker Arrabotu est actuellement professeur assistant au département d'ingénierie électronique et télématique de l'Institut G. Nararayanamma de technologie et de sciences (pour les femmes), à Hyderabad. Ses recherches portent sur l'Internet des objets, l'informatique multiaccès en périphérie, l'apprentissage automatique et les systèmes embarqués.

„Über diesen Titel“ kann sich auf eine andere Ausgabe dieses Titels beziehen.

Verlag
LAP LAMBERT Academic Publishing
Erscheinungsdatum
2023
Sprache
Englisch
ISBN 10 
6206183300
ISBN 13 
9786206183303
Einband
Taschenbuch
Anzahl der Seiten
84
Kontakt zum Hersteller
Nicht verfügbar
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