Formal Semantics and Proof Techniques for Optimizing VHDL Models

Sprache: Englisch

Verlag: Springer US Okt 2012, 2012

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This item is printed on demand - it takes 3-4 days longer - Neuware -Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL. 184 pp. Englisch.

Bestandsnummer des Verkäufers 9781461373315

Titel
Formal Semantics and Proof Techniques for Optimizing VHDL Models
Autor
Kothanda Umamageswaran
Verlag
Springer US Okt 2012
Veröffentlichungsjahr
2012
Zustand
Neu
Einband
Taschenbuch
Sprache
Englisch
ISBN-10
146137331X
ISBN-13
9781461373315
Artikelgewicht
289 Gramm
Abmessungen
235x155x11 mm

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