Isbn: 9786204420172 - reduzierung der testzeit während des designs für testbarkeit: asic-entwurf (5 Ergebnisse)

Taschenbuch. Zustand: Neu. Reduzierung der Testzeit während des Designs für Testbarkeit | ASIC-Entwurf | Yogeshkumar Parmar (u. a.) | Taschenbuch | 56 S. | Deutsch | 2022 | Verlag Unser Wissen | EAN 9786204420172 | Verantwortliche Person für die EU: SIA OmniScriptum Publishing, Brivibas Gatve 197, 1039 RIGA, LETTLAND, customerservice[at]vdm-vsg[dot]de | Anbieter: preigu. …

Taschenbuch. Zustand: Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. (i) eine größere Anzahl von Testmustern erfordert mehr Zeit für die Ausführung, was zu höheren Kosten führt. (ii) mehr Datenarchitektur für kosteneffektive Tests. Ein größeres Mustervolumen erfordert also mehr Speicherkapazität. Ein größeres Mustervolumen erfordert auch mehr Zeit für den Scanvorgang im DUT. Der DFT-Compiler von Synopsys wird zur Erstellung des verifizierten Scan-Designs verwendet. Das ATPG-Tool generiert Vektoren, die das Volumen erkennen können, das mehr Speicherplatz benötigt, was wiederum zu höheren Kosten führt. Das ATPG-Tool generiert später einen Statistikbericht, der uns Informationen zur Fehlerkategorie liefert, die wir interpretieren müssen, um Abdeckungsprobleme zu beheben. Hauptaugenmerk liegt auf der Verbesserung der Testzeit durch die Neuanordnung der Scan-Zellen. 56 pp. Deutsch.…

Kartoniert / Broschiert. Zustand: New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Da die VLSI-Technologie staendig auf kleinere Technologieknoten schrumpft, benoetigen wir eine effiziente Testtechnik. Zuverlaessigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkuerzung der Testzeit ist eine grosse Herausf.…

Taschenbuch. Zustand: Neu. This item is printed on demand - Print on Demand Titel. Neuware -Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. (i) eine größere Anzahl von Testmustern erfordert mehr Zeit für die Ausführung, was zu höheren Kosten führt. (ii) mehr Datenarchitektur für kosteneffektive Tests. Ein größeres Mustervolumen erfordert also mehr Speicherkapazität. Ein größeres Mustervolumen erfordert auch mehr Zeit für den Scanvorgang im DUT. Der DFT-Compiler von Synopsys wird zur Erstellung des verifizierten Scan-Designs verwendet. Das ATPG-Tool generiert Vektoren, die das Volumen erkennen können, das mehr Speicherplatz benötigt, was wiederum zu höheren Kosten führt. Das ATPG-Tool generiert später einen Statistikbericht, der uns Informationen zur Fehlerkategorie liefert, die wir interpretieren müssen, um Abdeckungsprobleme zu beheben. Hauptaugenmerk liegt auf der Verbesserung der Testzeit durch die Neuanordnung der Scan-Zellen.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 56 pp. Deutsch. …

Taschenbuch. Zustand: Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h. (i) eine größere Anzahl von Testmustern erfordert mehr Zeit für die Ausführung, was zu höheren Kosten führt. (ii) mehr Datenarchitektur für kosteneffektive Tests. Ein größeres Mustervolumen erfordert also mehr Speicherkapazität. Ein größeres Mustervolumen erfordert auch mehr Zeit für den Scanvorgang im DUT. Der DFT-Compiler von Synopsys wird zur Erstellung des verifizierten Scan-Designs verwendet. Das ATPG-Tool generiert Vektoren, die das Volumen erkennen können, das mehr Speicherplatz benötigt, was wiederum zu höheren Kosten führt. Das ATPG-Tool generiert später einen Statistikbericht, der uns Informationen zur Fehlerkategorie liefert, die wir interpretieren müssen, um Abdeckungsprobleme zu beheben. Hauptaugenmerk liegt auf der Verbesserung der Testzeit durch die Neuanordnung der Scan-Zellen. …