IMPLEMENTATION OF HIGH PERFORMANCE 32-BIT RISC CORE ARCHITECTURE

Sprache: Englisch

Verlag: LAP LAMBERT Academic Publishing Jun 2023, 2023

6206183300 / 9786206183303

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This item is printed on demand - Print on Demand Titel. Neuware -This book is about designing a RISC processor using pipelined architecture. 5-stage pipelining is used to improve the speed of the operation. The 5 stages are Fetch, Decode, Execute, Memory and Write Back. The design process includes various low power techniques at architectural level which proves that this methods is more efficient than Back-end low power reduction techniques. Low power embedded processors are used in a wide variety of applications including cars, phones, digital cameras, printers, and other such devices. The reason for their wide use is that they are small therefore, they do not take up much die area and are cost effective to fabricate. Low power consumption helps to reduce the heat dissipation, lengthen battery life and increase device reliability.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 84 pp. Englisch.

Bestandsnummer des Verkäufers 9786206183303

Titel
IMPLEMENTATION OF HIGH PERFORMANCE 32-BIT RISC CORE ARCHITECTURE
Autor
Chandra Shaker Arrabotu
Verlag
LAP LAMBERT Academic Publishing Jun 2023
Erscheinungsjahr
2023
Zustand
Neu
Einband
Taschenbuch
Sprache
Englisch
ISBN-10
6206183300
ISBN-13
9786206183303
Artikelgewicht
143 Gramm
Abmessungen
220x150x6 mm

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Emtmannsberg, BAYE, Deutschland

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