Optimization of area and power of 3D integrated circuits

Sprache: Englisch

Verlag: LAP LAMBERT Academic Publishing Okt 2019, 2019

6200458960 / 9786200458964

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This item is printed on demand - it takes 3-4 days longer - Neuware -Three-dimensional (3D) Integrated Circuits (ICs) has emerged as a new technology providing noticeable solutions to alleviate problems like greater power consumption, longer interconnects with large delays, etc. In 3D ICs, have multiple layers stacked one above the other. Vertical integration of multiple layers scales up the performance of electronic devices beyond Moore¿s law. It drastically decreases the interconnect length which directly results in increased speed and also combines various technologies (digital, analog, memory, etc.) in a single product, thereby greatly extending the capabilities of System-on-Chip. The objective of this book is to investigate the effects of core utilization on the core and chip area for obtaining the optimal sets of core utilization so that the core and chip area of the 3D ICs can be reduced. Cadence Encounter-to-GDSII has been used for optimization while performing physical designing of the 3D ICs. The literature survey has revealed that majority of the optimization has been performed only at any one of the stages of physical designing while in this book we have done research optimization at three different stages of physical designing. 100 pp. Englisch.

Bestandsnummer des Verkäufers 9786200458964

Titel
Optimization of area and power of 3D integrated circuits
Autor
Roop Lal
Verlag
LAP LAMBERT Academic Publishing Okt 2019
Veröffentlichungsjahr
2019
Zustand
Neu
Einband
Taschenbuch
Sprache
Englisch
ISBN-10
6200458960
ISBN-13
9786200458964
Artikelgewicht
167 Gramm
Abmessungen
220x150x6 mm

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